ELSYS Design
FrancePublication : 9 nov. 2026
FPGA & vérification - Vérification numérique UVM
- Stage
- 4-6 mois
- Présentiel
- Rémunéré
- Échéance : 23 nov. 2026
- vérification et validation
- UVM
- SystemVerilog
- VHDL
- Testbench
Description du poste
Stages PFE 2027 — piste FPGA & vérification. Sujet: Vérification numérique basée UVM.
- Ville: Lyon
- Mots-clés partagés de la piste: VHDL, SystemVerilog, UVM