ELSYS Design
FrancePublished: 9 Nov 2026
FPGA & vérification - Vérification numérique UVM
- Internship
- 4-6 months
- On-site
- Paid
- Deadline: 23 Nov 2026
- vérification et validation
- UVM
- SystemVerilog
- VHDL
- Testbench
Job description
Stages PFE 2027 — piste FPGA & vérification. Sujet: Vérification numérique basée UVM.
- Ville: Lyon
- Mots-clés partagés de la piste: VHDL, SystemVerilog, UVM